在集成電路的制造過程中，必須在形成半導(dǎo)體設(shè)備結(jié)構(gòu)之后，連接各個半導(dǎo)體設(shè)備以形成電路。 隨著集成電路制造技術(shù)的發(fā)展對集成電路的集成度和性能的要求越來越高為了提高集成度、降低成本，部件的重要尺寸越來越小，集成電路內(nèi)部的電路密度越來越大，這種發(fā)展已經(jīng)不能在PMOS3401管表面提供足夠的面積來制作通常電路所需的布線，那么，下面一起了解下PMOS3401管及其形成方法與流程吧!

　　PMOS3401管為了滿足重要尺寸縮減的布線需求，目前不同金屬層或金屬層與半導(dǎo)體器件結(jié)構(gòu)的導(dǎo)通是通過布線結(jié)構(gòu)實現(xiàn)的。 布線結(jié)構(gòu)包括用于連接半導(dǎo)體器件的布線和位于用于連接不同半導(dǎo)體器件上的插頭來形成電路的接觸孔內(nèi)的插頭。

　　隨著集成電路處理節(jié)點的縮小，器件的尺寸變小，插頭的接觸面積變小，插頭與晶體管的源漏區(qū)域之間的接觸電阻變大，為了減小插頭與源漏區(qū)域之間的接觸電阻，金屬硅化物

　　但是，即使導(dǎo)入金屬硅化物，在用現(xiàn)有技術(shù)形成半導(dǎo)體裝置中，pmos晶體管的接觸電阻大，會影響所形成的半導(dǎo)體結(jié)構(gòu)的電氣特性。

　　PMOS3401管技術(shù)實現(xiàn)要素：

　　本發(fā)明要解決的課題是提供一種降低插頭和源漏區(qū)域之間的接觸電阻，改善所形成的半導(dǎo)體結(jié)構(gòu)的性能的PMOS3401管及其形成方法。

　　為了解決上述課題，本發(fā)明提供一種PMOS3401管的形成方法，包括：

　　提供基板; 在所述基板上形成柵極結(jié)構(gòu)工序，在所述柵極結(jié)構(gòu)兩側(cè)的基板上形成第一外延層和位于所述第一外延層上的第二外延層，在所述第二外延層內(nèi)摻雜調(diào)制離子.

　　或者，形成所述第一外延層和所述第二外延層工序包括：在所述柵極結(jié)構(gòu)兩側(cè)的基板上形成開口的工序;通過第一外延工序向所述開口內(nèi)填充半導(dǎo)體材料而形成所述第一外延層的工序;在所述第一外延層上形成所述第一外延層

　　與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)具有以下優(yōu)點。

　　所述第二外延層構(gòu)成與所述第一外延層一起形成PMOS3401管的源漏區(qū)域，所述第二外延層位于所述第一外延層上，因此之后形成的插塞與所述第二外延層接觸連接由于在第二外延層內(nèi)存在調(diào)制離子，所以能夠有效地降低之后形成的栓塞和第二外延層之間的肖特基勢壘，有效地降低之后形成的栓塞和形成的PMOS3401管的源漏區(qū)域之間的接觸電阻在本發(fā)明其他方式中，所述修復(fù)離子，在所述第二外延層中進一步摻雜有修復(fù)離子，所述修復(fù)離子為PMOS3401管; 因此，所述修復(fù)離子添加能夠有效地抑制所述第二外延層中的尖峰缺陷的形成，能夠有效地提高之后形成的連接層的質(zhì)量，降低前端放電現(xiàn)象的發(fā)生概率，有利于所形成的半導(dǎo)體結(jié)構(gòu)的性能的改善。

　　以上介紹的就是PMOS3401管及其形成方法與流程，如需了解更多，可隨時聯(lián)系我們!